FPGA作為高工藝集成技術(shù)，整合了ARM核、DSP、收發(fā)器等模塊，正逐漸代替?zhèn)鹘y(tǒng)的ASIC。但是FPGA仍然存在一些缺陷，各個部件之間的功耗協(xié)調(diào)就是首當(dāng)其沖的問題。
ASIC級大勢所趨關(guān)于大量總線布置以及系統(tǒng)功耗管理方面的問題積累，要從底層上解決通訊、時鐘、關(guān)鍵途徑以及互聯(lián)性上的難題。
隨著需求極高數(shù)據(jù)速率的400G OTN、LTE/LTE-A、4K2K和8K視頻處置以及數(shù)字陣列雷達(dá)等系統(tǒng)的涌現(xiàn)，FPGA中大量總線布置以及系統(tǒng)功耗管理方面的挑戰(zhàn)日積月累，單靠FPGA的傳統(tǒng)“做法”已然心力不逮。
賽靈思全球高級副總裁湯立人說，應(yīng)對上述應(yīng)戰(zhàn)并非僅是改善單個器件性能或增加模塊數(shù)量這么簡單，而是要從根本上進(jìn)步通訊、時鐘、關(guān)鍵途徑以及互聯(lián)性能，才可滿足高性能應(yīng)用如海量數(shù)據(jù)流和智能數(shù)據(jù)包、DSP和圖像處置等方面的央求，這需求架構(gòu)和技術(shù)的雙重創(chuàng)新來應(yīng)對。利用ASIC，賽靈思最新開發(fā)的UltraScale架構(gòu)完成了在完好可編程架構(gòu)中應(yīng)用尖端的ASIC技術(shù)，進(jìn)而讓成品在節(jié)省功耗追趕和ASIC的距離，而這是此前FPGA產(chǎn)品進(jìn)入原有ASIC市場的最大障礙。
而時鐘傾斜問題在系統(tǒng)需求512位到2048位寬度的總線時越發(fā)凸顯。UltraScale架構(gòu)采用相似ASIC時鐘功用，可實(shí)現(xiàn)將時鐘布置到芯片的任何中央，不但解決了放置方面的眾多限制，還可以在系統(tǒng)設(shè)計(jì)中完成大量獨(dú)立的高性能低傾斜時鐘資源，使系統(tǒng)級時鐘傾斜大幅降低達(dá)50%，而這正是新一代應(yīng)用的關(guān)鍵之一。
在關(guān)鍵途徑方面，賽靈思的UltraScale架構(gòu)更是“大費(fèi)周章”，在優(yōu)化方面所做的工作包括：大幅加強(qiáng)DSP能力，即增加DSP單元;提供高速存儲器級互聯(lián)，從而解決DSP和包處置中的瓶頸問題，即互聯(lián)性，也防止運(yùn)用更多片上布線或邏輯資源;將高強(qiáng)度I/O功用做硬化IP處置，基于現(xiàn)有I/O功用相對完善不需求占用編程資源，這樣的做法能夠降低時延同時釋放邏輯和布線資源。在業(yè)界廣受關(guān)注的功耗方面，賽靈思也做足功課。湯立人表示，賽靈思采用20nm工藝的產(chǎn)品較上一代的產(chǎn)品靜態(tài)功耗將降低35%，動態(tài)功耗也大大降低。而單純工藝節(jié)點(diǎn)的降低達(dá)不到明顯的效果，賽靈思經(jīng)過一系列電源管理功用的優(yōu)化才得以完成。
完全依靠技術(shù)的進(jìn)步來帶動FPGA的性能已經(jīng)成為過去，當(dāng)前，架構(gòu)革新的時代已經(jīng)來臨，各大廠家也要面對新的技術(shù)考驗(yàn)。
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