在現(xiàn)今網絡通訊領域，伴隨系統(tǒng)數(shù)據速率、時鐘速率的提高，相應處理器的工作頻率也有所提高，數(shù)據、語音、圖像的傳輸速度已遠遠高于500Mbps，百兆的數(shù)值應用越來越廣泛。數(shù)字系統(tǒng)速度的提高意味著信號的升降時間縮短，由數(shù)字信號頻率和邊沿速率提高而產生的一系列高速設計問題也變得顯而易見。當信號的互連延遲大于邊沿信號翻轉時間的20%時，板上的信號導線會出現(xiàn)傳輸線效應，這樣的設計就稱為高速設計。
高速問題的出現(xiàn)給硬件設計帶來了更大的挑戰(zhàn)，有許多從邏輯角度看來正確的設計，如果在實際PCB設計中處理不當就會導致整個設計失敗，這種情形在日益追求高速的網絡通信領域更加明顯。專家預測，在未來的硬件電路設計開銷方面，邏輯功能設計的開銷將大為縮減，而與高速設計相關的開銷將占總開銷的80%甚至更多。高速問題已成為系統(tǒng)設計能否成功的重要因素之一。
因高速問題產生的信號過沖、下沖、反射、振鈴、串擾等將嚴重影響系統(tǒng)的正常時序，系統(tǒng)時序余量的減少迫使人們關注影響數(shù)字波形時序和質量的各種現(xiàn)象。由于速度的提高使時序變得苛刻時，無論事先對系統(tǒng)原理理解得多么透徹，任何忽略和簡化都可能給系統(tǒng)帶來嚴重的后果。在高速設計中，時序問題的影響更為關鍵，本文將專門討論高速設計中的時序分析及其仿真策略。
1 公共時鐘同步的時序分析及仿真
在高速數(shù)字電路中，數(shù)據的傳輸一般都通過時鐘對數(shù)據信號進行有序的收發(fā)控制。芯片只能按規(guī)定的時序發(fā)送和接收數(shù)據，過長的信號延遲或信號延時匹配不當都可能導致信號時序的違背和功能混亂。在低速系統(tǒng)中，互連延遲和振鈴等現(xiàn)象都可忽略不計，因為在這種低速系統(tǒng)中信號有足夠的時間達到穩(wěn)定狀態(tài)。但在高速系統(tǒng)中，邊沿速率加快、系統(tǒng)時鐘速率上升，信號在器件之間的傳輸時間以及同步準備時間都縮短，傳輸線上的等效電容、電感也會對信號的數(shù)字轉換產生延遲和畸變，再加上信號延時不匹配等因素，都會影響芯片的建立和保持時間，導致芯片無法正確收發(fā)數(shù)據、系統(tǒng)無法正常工作。
所謂公共時鐘同步，是指在數(shù)據的傳輸過程中，總線上的驅動端和接收端共享同一個時鐘源，在同一個時鐘緩沖器(CLOCK BUFFER)發(fā)出同相時鐘的作用下，完成數(shù)據的發(fā)送和接收。圖1所示為一個典型的公共時鐘同步數(shù)據收發(fā)工作示意圖。圖1中，晶振CRYSTAL產生輸出信號CLK_IN到達時鐘分配器CLOCK BUFFER，經CLOCK BUFFER分配緩沖后發(fā)出兩路同相時鐘，一路是CLKB，用于DRIVER的數(shù)據輸出;另一路是CLKA，用于采樣鎖存由DRIVER發(fā)往RECEIVER的數(shù)據。時鐘CLKB經Tflt_CLKB一段飛行時間(FLIGHT TIME)后到達DRIVER，DRIVER內部數(shù)據由CLKB鎖存經過TCO_DATA時間后出現(xiàn)在DRIVER的輸出端口上，輸出的數(shù)據然后再經過一段飛行時間Tflt_DATA到達RECEIVER的輸入端口;在RECEIVER的輸入端口上，利用CLOCK BUFFER產生的另一個時鐘CLKA(經過的延時就是CLKA時鐘飛行時間，即Tflt_CLKA)采樣鎖存這批來自DRIVER的數(shù)據，從而完成COMMON CLOCK一個時鐘周期的數(shù)據傳送過程。
以上過程表明，到達RECEIVER的數(shù)據是利用時鐘下一個周期的上升沿采樣的，據此可得到數(shù)據傳送所應滿足的兩個必要條件：①RECEIVER輸入端的數(shù)據一般都有所要求的建立時間Tsetup，它表示數(shù)據有效必須先于時鐘有效的最小時間值，數(shù)據信號到達輸入端的時間應該足夠早于時鐘信號，由此可得出建立時間所滿足的不等式;②為了成功地將數(shù)據鎖存到器件內部，數(shù)據信號必須在接收芯片的輸入端保持足夠長時間有效以確保信號正確無誤地被時鐘采樣鎖存，這段時間稱為保持時間，CLKA的延時必須小于數(shù)據的無效時間(INVALID)，由此可得出保持時間所滿足的不等式。
