電源電路設(shè)計(jì)中，仿真技術(shù)是必不可少的一項(xiàng)工作，進(jìn)行仿真就需要設(shè)計(jì)工作師需要為設(shè)計(jì)項(xiàng)目建立一個(gè)測(cè)試平臺(tái)，從而提供可供觀測(cè)的輸出響應(yīng)，根據(jù)這些輸出響應(yīng)信息，工程師便可以判斷設(shè)計(jì)項(xiàng)目是否滿足預(yù)期的功能。通常工程師一般先對(duì)各個(gè)功能模塊進(jìn)行仿真驗(yàn)證，全部通過(guò)后再對(duì)整個(gè)系統(tǒng)設(shè)計(jì)進(jìn)行仿真。當(dāng)設(shè)計(jì)工程師在仿真中發(fā)現(xiàn)錯(cuò)誤，就需要進(jìn)行仔細(xì)調(diào)試，找出錯(cuò)誤發(fā)生的原因并加以修改。本文就將針對(duì)一種基于FPGA的軟硬件協(xié)同仿真加速技術(shù)進(jìn)行講解。
在針對(duì)復(fù)雜電路進(jìn)行軟件仿真時(shí)，系統(tǒng)的仿真時(shí)間往往需要占據(jù)大部分的設(shè)計(jì)時(shí)間。常常會(huì)為了仿真電路的某些功能，而不得不等上幾個(gè)小時(shí)甚至幾天。如何提高仿真效率，減少仿真復(fù)雜度，縮短仿真時(shí)間，將成為系統(tǒng)設(shè)計(jì)中的關(guān)鍵一環(huán).利用基于C語(yǔ)言的設(shè)計(jì)和驗(yàn)證方法來(lái)代替?zhèn)鹘y(tǒng)的基于HDL語(yǔ)言設(shè)計(jì)的仿真，從而加快仿真速度，但是這種方法只適用設(shè)計(jì)的早期階段。為了方便而快速的實(shí)現(xiàn)仿真驗(yàn)證，及時(shí)得到測(cè)試數(shù)據(jù)，本文提出運(yùn)用硬件加速的思想，采用硬件仿真平臺(tái)和軟件仿真平臺(tái)相互通信，即通過(guò)主機(jī)上運(yùn)行的仿真軟件與硬件平臺(tái)相結(jié)合，實(shí)現(xiàn)軟硬件協(xié)同加速仿真，仿真速度可以提高30倍。
軟硬件協(xié)同加速仿真
在傳統(tǒng)的設(shè)計(jì)與驗(yàn)證過(guò)程中，設(shè)計(jì)工程師首先將復(fù)雜的系統(tǒng)逐模塊的用硬件描述語(yǔ)言表述，待所有模塊在仿真器上單獨(dú)驗(yàn)證通過(guò)后，通過(guò)模塊間整合進(jìn)行局部和整個(gè)設(shè)計(jì)的仿真，如圖1所示。
圖1 設(shè)計(jì)驗(yàn)證進(jìn)程
假設(shè)模塊Master和模塊Slave是整個(gè)復(fù)雜設(shè)計(jì)中的一部分。模塊Master負(fù)責(zé)把輸入數(shù)據(jù)進(jìn)行數(shù)據(jù)處理，隨后把處理后數(shù)據(jù)發(fā)送到下一個(gè)模塊 Slave，Slave模塊完成一個(gè)功能復(fù)雜的算法運(yùn)算，運(yùn)算結(jié)束后把結(jié)果返回到模塊Master中，進(jìn)行下一步操作，設(shè)計(jì)框圖如圖2所示。
圖2 設(shè)計(jì)例子框圖
設(shè)計(jì)工程師在完成模塊Master和模塊Slave的HDL設(shè)計(jì)后，用HDL仿真器軟件分別對(duì)兩個(gè)模塊進(jìn)行仿真驗(yàn)證，模塊Master的仿真時(shí)間花費(fèi)了五分鐘，模塊Slave花費(fèi)了十五分鐘，兩個(gè)模塊進(jìn)行聯(lián)合仿真花費(fèi)了二十分鐘。如果設(shè)計(jì)不正確，則要對(duì)設(shè)計(jì)進(jìn)行重新修改和仿真直到驗(yàn)證通過(guò)為止，重復(fù)的仿真工作將要花費(fèi)幾天甚至幾星期。為了縮短仿真時(shí)間，本文提出利用硬件加速的思想，對(duì)設(shè)計(jì)進(jìn)行軟硬件協(xié)同加速仿真。模塊Master和模塊Slave的功能首先分別在軟件上仿真驗(yàn)證通過(guò)，待模塊Slave經(jīng)綜合實(shí)現(xiàn)后，把模塊 Slave下載到硬件中，模塊Master仍然運(yùn)行在軟件上，通過(guò)HDL仿真工具提供的外部接口實(shí)現(xiàn)軟硬件間的數(shù)據(jù)交互，進(jìn)行模塊Slave和模塊 Master的聯(lián)合仿真驗(yàn)證，一旦仿真通過(guò)，把模塊Master和模塊Slave都放入硬件中進(jìn)行加速仿真驗(yàn)證，這時(shí)兩個(gè)模塊的聯(lián)合仿真時(shí)間將大大縮短。
圖3 加速仿真
加速仿真技術(shù)實(shí)現(xiàn)框圖如圖3所示。DUT(Design Under Test)由可綜合的Verilog HDL語(yǔ)言設(shè)計(jì)完成。DUT綜合實(shí)現(xiàn)后，下載到現(xiàn)場(chǎng)可編程門陣列(FPGA：Field Programmable Gate Array)中進(jìn)行加速仿真驗(yàn)證。運(yùn)行在HDL 仿真器上的測(cè)試文件TestBench給DUT發(fā)送測(cè)試激勵(lì)并響應(yīng)輸出信息，F(xiàn)PGA與HDL仿真器間的信息交換由仿真器提供的Verilog 編程語(yǔ)言接口(PLI：Programming Language Interface)來(lái)實(shí)現(xiàn)。Verilog PLI為Verilog代碼調(diào)用C語(yǔ)言編寫的函數(shù)提供了一種機(jī)制，它提供了C語(yǔ)言動(dòng)態(tài)鏈接程序與仿真器的接口，可以實(shí)現(xiàn)C語(yǔ)言和Verilog語(yǔ)言的協(xié)同仿真。由于C語(yǔ)言在過(guò)程控制方面比Verilog語(yǔ)言有優(yōu)勢(shì)，可以用C程序來(lái)產(chǎn)生測(cè)試激勵(lì)和讀取信號(hào)的值。以Windows平臺(tái)為例，用戶通過(guò)運(yùn)用C語(yǔ)言和Verilog PLI編寫接口函數(shù)，編譯代碼并生成動(dòng)態(tài)鏈接庫(kù)(DLL：Dynamic Link Library)，然后在由Verilog語(yǔ)言編寫的TestBench中調(diào)用這些函數(shù)。在執(zhí)行TestBench文件進(jìn)行仿真時(shí)，TestBench中的C函數(shù)一旦鏈接成功，C函數(shù)將詳細(xì)信息傳遞給HDL仿真器，執(zhí)行C函數(shù)就可以像仿真Verilog代碼一樣進(jìn)行仿真。這樣，設(shè)計(jì)工程師利用 Verilog PLI接口創(chuàng)建自己的系統(tǒng)調(diào)用任務(wù)和系統(tǒng)函數(shù)，就可以通過(guò)C語(yǔ)言編程對(duì)DUT進(jìn)行輔助仿真，達(dá)到Verilog語(yǔ)法所不能實(shí)現(xiàn)的功能。
