隨著數(shù)字技術(shù)、微機(jī)和模數(shù)轉(zhuǎn)換技術(shù)的研究與進(jìn)展，作為模擬和數(shù)字信號(hào)接口電路的模數(shù)轉(zhuǎn)換器(ADC)得到了廣泛應(yīng)用。由于ADc中的重要組成單元——采樣/保持(S/H)電路的精度和速度直接決定ADC的性能，所以設(shè)計(jì)高性能S/H電路是改善ADC性能的重要一環(huán)。目前研究S/H電路的文獻(xiàn)有不少，例如文獻(xiàn)[1]設(shè)計(jì)了電荷翻轉(zhuǎn)型S/H電路，但該文未考慮開(kāi)關(guān)導(dǎo)通電阻對(duì)電路性能的影響，S/H電路具有較大的失真;文獻(xiàn)[2]設(shè)計(jì)的S/H電路雖然考慮開(kāi)關(guān)對(duì)電路的影響，但未曾考慮全差分運(yùn)放電路共模輸出電壓對(duì)靜態(tài)工作點(diǎn)的影響。為了解決傳統(tǒng)S/H電路失真大和靜態(tài)工作點(diǎn)不穩(wěn)定的問(wèn)題，采用0.25 μm BiCMOS工藝，設(shè)計(jì)了一款高速率、高精度的10位全差分BiCMOS S/H電路。文中改進(jìn)型自舉開(kāi)關(guān)電路和雙通道開(kāi)關(guān)電容共模反饋電路(CMFB)設(shè)計(jì)具有創(chuàng)新性。
1 整體設(shè)計(jì)思路
圖1為s/H電路的結(jié)構(gòu)，Ucm為運(yùn)放的共模輸入電壓，采樣開(kāi)關(guān)N1和N2設(shè)計(jì)為圖2的自舉開(kāi)關(guān)，N3～N8采用NMOS開(kāi)關(guān)，以上開(kāi)關(guān)在相應(yīng)的時(shí)鐘信號(hào)為高電平時(shí)閉合。當(dāng)φ1d為高電平、φ2為低電平時(shí)，輸入電壓uI通過(guò)電容CS進(jìn)行采樣;當(dāng)φ1d低電平、φ2高電平時(shí)，電路進(jìn)入保持階段，uI經(jīng)過(guò)采樣電容CS和反饋通道連接至運(yùn)放輸出端，輸出端負(fù)載由CL驅(qū)動(dòng)，這樣的采樣電路結(jié)構(gòu)使反饋系數(shù)接近于1。根據(jù)推導(dǎo)，在采樣階段，CMOS開(kāi)關(guān)工作在線性區(qū)，采樣開(kāi)關(guān)管柵-源電壓UGS與輸入電壓uI的關(guān)系為
UGS=UCP-UIsin(2πfIt)(1)
式中：UI為輸入電壓uI的幅值;fI為輸入信號(hào)頻率;UCP為采樣時(shí)鐘信號(hào)的幅值。在保持階段φ2導(dǎo)通，CS的下極板直接與運(yùn)放的輸出端相連接，uI通過(guò)采樣電容傳輸至輸出端;當(dāng)采樣階段過(guò)渡到保持階段時(shí)，CMOS器件出現(xiàn)溝道電荷注入，同時(shí)在保持階段由于電容耦合，會(huì)出現(xiàn)時(shí)鐘反饋通道。因此利用下極板采樣技術(shù)降低開(kāi)關(guān)動(dòng)作時(shí)對(duì)采樣信號(hào)的影響，兩個(gè)階段CS上存儲(chǔ)的正負(fù)電荷相互抵消，從而消除了運(yùn)放工作時(shí)產(chǎn)生的誤差。另外，選取合適的時(shí)間常數(shù)RC可以提高采樣速率。
2 輸入端柵-源自舉開(kāi)關(guān)的設(shè)計(jì)
當(dāng)uI=UIsin(2πfIt)時(shí)，圖1中的CMOS開(kāi)關(guān)N1和N2的導(dǎo)通電阻與輸入信號(hào)呈非線性關(guān)系，因此對(duì)連續(xù)時(shí)間信號(hào)采樣時(shí)，會(huì)產(chǎn)生信號(hào)失真和幅度波動(dòng)，這限制了采樣速率和S/H電路的開(kāi)啟時(shí)間;且CMOS開(kāi)關(guān)的柵.源電壓越大，導(dǎo)通電阻越小。若將N1和N2設(shè)計(jì)為柵-源自舉開(kāi)關(guān)，就能保證N1和N2的柵-源電壓不超出VDD，則導(dǎo)通電阻接近于常數(shù)并使失真降到最低。于是設(shè)計(jì)的柵.源自舉開(kāi)關(guān)如圖2所示，CP為高電平時(shí)，VN1和VN2導(dǎo)通，電容C3充電至VDD，VN8和VN6導(dǎo)通，VN7關(guān)閉。CP為低電平時(shí)，VN1，VN2和VN8斷開(kāi)，VP4，VH5和VN7導(dǎo)通，C3上電壓就經(jīng)過(guò)VP4，VN7和VN5加至VP5上，其柵-源電壓UGS=VDD;當(dāng)CP為高電平時(shí)，柵-源自舉開(kāi)關(guān)Nl和N2導(dǎo)通，CP為低電平時(shí)柵.源自舉開(kāi)關(guān)N1和N2關(guān)斷。在CP相VN6導(dǎo)通，A點(diǎn)電壓較高，開(kāi)關(guān)VN1和VN2呈現(xiàn)阻性負(fù)載，因此存在著如圖2中虛線所示的泄漏電流ID，嚴(yán)重制約運(yùn)放增益的提高。采用VP6進(jìn)行鉗位，使得CP相VN6處于關(guān)閉狀態(tài)，并使采樣開(kāi)關(guān)N1和N2自舉電壓提高10%，泄漏電流減小40%。由于存在著襯偏效應(yīng)，所以N1和N2的導(dǎo)通電阻不能保持為定值，采用小尺寸的VP5不但可減小導(dǎo)通電阻，而且能改善線性度。圖2中輸出緩沖電容C4起到隔離作用。
3 全差分運(yùn)放的設(shè)計(jì)
對(duì)于圖1采樣/保持電路，在φl(shuí)d時(shí)刻對(duì)輸入差分信號(hào)采樣，φ2時(shí)刻將前一時(shí)刻存儲(chǔ)于Cs上的電荷傳到輸出端，φ1為下極板采樣開(kāi)關(guān)N3和N4的控制時(shí)鐘信號(hào)，它比時(shí)鐘信號(hào)φ1d延時(shí)t1，使開(kāi)關(guān)N3和N4先于開(kāi)關(guān)N1和N2開(kāi)通或關(guān)斷。圖3為圖1電路所要求的時(shí)鐘信號(hào)：設(shè)計(jì)的S/H電路是一個(gè)零階采樣電路，因?yàn)樵诓蓸与A段N7和N8都導(dǎo)通，輸人和輸出信號(hào)具有相同的直流分量;在采樣和保持階段電壓變化不明顯，但每一個(gè)采樣階段運(yùn)放的輸出電壓都要置為0 V。因此，所設(shè)計(jì)全差分運(yùn)放除了具有高速、高精度性能外，還要有輸入、輸出端短路的特性。
圖4為多增益級(jí)折疊式共柵-共源運(yùn)放電路，采用Q1和Q2雙極型晶體管(BJT)差動(dòng)輸入方式，共柵-共源鏡像電流源VP3和VP4，VP1和VP2作為有源負(fù)載，藉此提高運(yùn)放的電壓增益;采用Q3，Q4和Q5，Q6共基-共射電路作為運(yùn)放的差動(dòng)輸出級(jí)，以增強(qiáng)運(yùn)放的負(fù)載驅(qū)動(dòng)能力并具有高速特性;開(kāi)關(guān)電容構(gòu)成共模反饋電路(CMFB)，可使運(yùn)放的輸出信號(hào)和輸入信號(hào)的直流分量相等;UB1，UB2，UB3和UB4為偏置電壓。轉(zhuǎn)換時(shí)間tC和建立時(shí)間tS分別約為采樣周期TS的1/8和3/8。經(jīng)過(guò)計(jì)算，當(dāng)fS為250 MHz時(shí)，tC=0.5 ns，tS=1.5 ns。這就要求轉(zhuǎn)換速率(SR)為500 V/μs，計(jì)算公式如下：SR=UP-P/tC(式中UP-P為輸入電壓峰-峰值，UP-P=250 mV)。為使運(yùn)放獲得較高的直流增益和高精度，所設(shè)計(jì)S/H電路的絕對(duì)誤差δ≤±ULSB/2，它的輸出電壓有效值U。與直流增益A、采樣電容CS及寄生電容CP的關(guān)系式為
Uo≈UI[1-(1+CP/CS)/A](2)
