Cadence設(shè)計(jì)系統(tǒng)公司日前宣布富士電子公司采用Cadence Virtuoso加速并行仿真器將電源管理IC的開發(fā)時(shí)間和系統(tǒng)的驗(yàn)證時(shí)間都縮短了25%。這家日本電源管理IC公司在強(qiáng)大的Cadence Virtuoso模擬設(shè)計(jì)環(huán)境中使用該仿真器，實(shí)現(xiàn)時(shí)間的大幅縮短，同時(shí)有助于提高質(zhì)量。
“越來越多頂尖企業(yè)認(rèn)識(shí)到他們可以使用Cadence Virtuoso加速并行仿真器獲得產(chǎn)品快速上市的優(yōu)勢(shì)，”Cadence硅實(shí)現(xiàn)部門定制仿真部營銷主管John Pierce說，“這種仿真器與Virtuoso模擬設(shè)計(jì)環(huán)境緊密而完美地結(jié)合，超越了基準(zhǔn)的SPICE仿真性能，讓諸如富士電子這樣的公司能夠進(jìn)行更徹底、更全面的驗(yàn)證，降低了風(fēng)險(xiǎn)，提高了質(zhì)量?！?
富士電子開發(fā)的電源管理IC與使用這些IC用于新能源、綠色I(xiàn)DC與汽車應(yīng)用的電源設(shè)備。Virtuoso加速并行仿真器符合進(jìn)行概念設(shè)計(jì)、檢驗(yàn)全芯片系統(tǒng)所需的技術(shù)。
“我們的設(shè)計(jì)團(tuán)隊(duì)從我們傳統(tǒng)概念的設(shè)計(jì)方法轉(zhuǎn)換到基于Virtuoso加速并行仿真器的電路仿真環(huán)境，用于整個(gè)設(shè)計(jì)流程，并將定制/模擬IC上市時(shí)間減少25%，”富士電子電子設(shè)備實(shí)驗(yàn)室硅器件開發(fā)中心設(shè)備開發(fā)部總經(jīng)理Naoto Fujishima博士說，“此外，Verilog-A模型與Virtuoso加速并行仿真器的結(jié)合進(jìn)一步加快了驗(yàn)證速度，設(shè)計(jì)團(tuán)隊(duì)能夠用更短的時(shí)間對(duì)整個(gè)系統(tǒng)進(jìn)行檢驗(yàn)。這樣，我們就能用更短的時(shí)間做出高質(zhì)量的設(shè)備。”
Virtuoso加速并行仿真器是Virtuoso多模式仿真的一部分，能夠進(jìn)行高性能SPICE級(jí)精確的仿真，實(shí)現(xiàn)更快的設(shè)計(jì)目標(biāo)覆蓋，同時(shí)提供更好的性能與更高的容量。
