高分辨率、逐次逼近型ADC的整體精度取決于精度、穩(wěn)定性和其基準電壓源的驅(qū)動能力。ADC基準電壓輸入端的開關(guān)電容具有動態(tài)負載，因此基準電壓源電路必須能夠處理與時間和吞吐速率相關(guān)的電流。某些ADC片上集成基準電壓源和基準電壓源緩沖器，但這類器件在功耗或性能方面可能并非最佳——通常使用外部基準電壓源電路才可達到最佳性能。本文探討基準電壓源電路設(shè)計中遇到的挑戰(zhàn)和要求。
基準電壓輸入
逐次逼近型ADC的簡化原理圖見圖1。采樣間隔期間，容性DAC連接至ADC輸入，并且與輸入電壓成比例的電荷被存儲在電容器中。轉(zhuǎn)換開始后，DAC從輸入端斷開。轉(zhuǎn)換算法逐個開關(guān)每一位至基準電壓或地。電容上的電荷再分配可導(dǎo)致電流流入或流出基準電壓源。動態(tài)電流負載是ADC吞吐速率和控制位檢驗的內(nèi)部時鐘的函數(shù)。最高有效位(MSB)保持大部分的電荷，需要大部分電流。
圖1. 16位逐次接近型ADC原理簡化圖
圖2顯示AD7980、16位、1 MSPS、PulSAR? 逐次逼近型ADC基準電壓輸入端的動態(tài)電流負載。通過觀察基準電壓源和基準電壓引腳之間500 Ω電阻上的電壓降，得出測量值。曲線顯示電流尖峰高達2.5 mA，并且在整個轉(zhuǎn)換期間分布著較小的尖峰。
圖2. AD7980動態(tài)基準電流
若要支持該電流，同時保持基準電壓的無噪聲特性，需在盡可能靠近基準電壓輸入放置一個高數(shù)值、低ESR的儲能電容，通常為10 μF或更大。較大的電容會進一步平滑電流負載，并降低基準電壓源電路的負擔(dān)，但極大的電容會產(chǎn)生穩(wěn)定性問題。基準電壓源必須要能提供灌滿基準電容所需的平均電流，而不會導(dǎo)致基準電壓下降過大。在ADC數(shù)據(jù)手冊中，基準輸入電流平均值通常在特定的吞吐速率下指定。例如，在AD7980數(shù)據(jù)手冊中，將1 MSPS下5 V基準電壓源的平均基準電流指定為330 μA典型值。兩次轉(zhuǎn)換之間不消耗電流，因此基準電流隨吞吐速率成線性變化，在100 kSPS時降至33 μA。基準電壓源——或基準電壓緩沖器——在最高的目標(biāo)頻率下必須具有足夠低的輸出阻抗，以便在ADC輸入端保持電壓水平，使電壓不至于因為電流而產(chǎn)生太大的壓降。
