現(xiàn)代空戰(zhàn)中，光電對(duì)抗裝備在戰(zhàn)爭(zhēng)中扮演著重要的角色，而紅外偵測(cè)與跟蹤系統(tǒng)由于采用的無(wú)源探測(cè)技術(shù)，因此與雷達(dá)等主動(dòng)探測(cè)系統(tǒng)相比具有隱身性強(qiáng)、抗干擾能力好和小型化程度高等優(yōu)點(diǎn)，受到業(yè)內(nèi)的關(guān)注。新一代紅外成像導(dǎo)引系統(tǒng)須具備高精度、處理速度快、實(shí)時(shí)性強(qiáng)且反應(yīng)時(shí)間短等特點(diǎn)，這便要求圖像處理計(jì)算機(jī)能滿足圖像處理中大數(shù)據(jù)量、復(fù)雜運(yùn)算、實(shí)時(shí)性強(qiáng)、高傳輸率和穩(wěn)定可靠等要求。文中從工作原理、硬件及軟件3個(gè)方面介紹了基于DSP和FPGA芯片的紅外信息數(shù)據(jù)處理系統(tǒng)設(shè)計(jì)方法。
1 紅外制導(dǎo)控制系統(tǒng)硬件總體設(shè)計(jì)
紅外信息數(shù)據(jù)處理系統(tǒng)按照功能劃分為兩大板塊，由圖像信息處理板和控制信息處理板組成數(shù)據(jù)處理系統(tǒng)。其紅外制導(dǎo)控制信息數(shù)據(jù)處理系統(tǒng)如圖1所示。圖像信息處理板主要承擔(dān)大量的實(shí)時(shí)圖像信號(hào)預(yù)處理、圖像信號(hào)處理與控制任務(wù);控制信息處理板控制接口信號(hào)的采集，跟蹤回路的解算，控制輸出及與飛控計(jì)算機(jī)等的通訊，同時(shí)控制管理模塊也是系統(tǒng)的管理模塊，完成對(duì)系統(tǒng)的輸入/輸出操作、同步控制、系統(tǒng)狀態(tài)管理等功能。
2 圖像處理模塊的硬件設(shè)計(jì)
圖像處理模塊的硬件由復(fù)位電路、時(shí)鐘電路、圖像采集及預(yù)處理電路、DSP圖像處理電路、電源轉(zhuǎn)換電路和外部接口等電路組成。組成框圖如圖2所示。
2.1 圖像采集單元
圖像采集單元包括掃描同步接口電路、探測(cè)器接口電路、前端調(diào)整電路、A/D轉(zhuǎn)換電路、采樣控制與數(shù)據(jù)整合電路及數(shù)據(jù)緩存(同步雙口)電路等組成。電路組成框圖如圖2所示。掃描同步信號(hào)是來(lái)自系統(tǒng)中掃描模塊，該信號(hào)提供系統(tǒng)時(shí)序基準(zhǔn)，其信號(hào)同步于幀同步信號(hào)。掃描同步信號(hào)從底板連接器接入。探測(cè)器接口電路包括：參考電源、溫度信號(hào)、采樣控制信號(hào)及2路視頻模擬信號(hào)等，以上信號(hào)在FPGA內(nèi)部采集電路的控制下，保證每幀圖像數(shù)據(jù)的同步采集。調(diào)整電路將探測(cè)器輸出的視頻信號(hào)調(diào)整至高速A/D輸入的范圍，差分視頻信號(hào)經(jīng)差分驅(qū)動(dòng)器放大驅(qū)動(dòng)，其共模輸入電壓為視頻A/D片內(nèi)參考信號(hào)(2.5 V)。模擬信號(hào)輸入到A/D采用差分輸入方式。視頻A/D主要用于將視頻電路間的模擬信號(hào)與數(shù)字信號(hào)進(jìn)行轉(zhuǎn)換。根據(jù)電路整體要求，A/D轉(zhuǎn)換電路需滿足采樣頻率高、功耗低、轉(zhuǎn)換精度高等要求。采樣控制和數(shù)據(jù)緩存電路由FPGA內(nèi)部采樣控制電路完成。數(shù)據(jù)緩存電路由FPGA內(nèi)部雙口存儲(chǔ)器完成，具有高速、可同步及異步讀寫操作等性能。
2.2 DSP圖像處理電路
DSP圖像處理電路主要包括處理器及外圍配置電路、存儲(chǔ)器電路及與控制板接口通信的McBSP串口電路等。處理器選用TI公司高性能定點(diǎn)TMS320C641x系列中C6414 GIZA-6E3作為圖像信息處理C6414-6E3，時(shí)鐘周期為1.67 ns，內(nèi)部工作時(shí)鐘可達(dá)600 MHz，最高處理速度可達(dá)4 800 MIPS;內(nèi)部存儲(chǔ)器容量8 Mbit;有2個(gè)擴(kuò)展存儲(chǔ)器接口，EMIFA為64 bit，EMIFB為16 bit，EMIFA的總線頻率可達(dá)133 MHz，最大可尋址空間為1280 MB;內(nèi)核工作電壓為1.4 V，工作溫度可達(dá)-40～105℃。其完成紅外成像制導(dǎo)導(dǎo)引頭圖像組合、分割與增強(qiáng)、模板匹配、背景處理、目標(biāo)提取和目標(biāo)跟蹤等主處理算法。
FPGA預(yù)處理單元是圖像信息處理板上另一個(gè)核心部件，采用Xilinx公司Vertex—II系列中的XC2V2000-FG676來(lái)實(shí)現(xiàn)。XC2V2000具有200萬(wàn)門的規(guī)模，內(nèi)部的存儲(chǔ)資源有1 Mbit的Select RAM，336 kbit的Distributed RAM，IO管腳資源達(dá)到408個(gè)，8個(gè)DCM。FPGA預(yù)處理單元設(shè)計(jì)由視頻采集控制與數(shù)據(jù)整合單元、視頻采集緩沖和主處理緩沖雙口存儲(chǔ)器、預(yù)處理單元、圖像輸出子卡數(shù)據(jù)傳輸接口控制、串行SPI接口控制器、LVDS數(shù)字視頻輸出接口、訪問(wèn)DSP/HPI接口的主機(jī)控制電路等部分組成。另外，圖像信息處理板的FPGA配置可實(shí)現(xiàn)外場(chǎng)在線配置功能。
存儲(chǔ)器電路包括Flash、FPGA內(nèi)部同步雙口兩種存儲(chǔ)器。可與C6414的(EMIF外部存儲(chǔ)器接口，C64有2條總線EMIFA與EMIFB)連接，在使用時(shí)需通過(guò)DSP/BIOS對(duì)EMIF總線進(jìn)行配置，確定訪問(wèn)時(shí)序。圖像信息處理板上有2片F(xiàn)lash資源分別屬于DSP和FPGA，其中屬于FPGA的Flash保存的是板上控制代碼，屬于DSP的Flash除用以存儲(chǔ)模塊BOOT程序，還可對(duì)用戶應(yīng)用程序進(jìn)行存儲(chǔ)。為了采用從并方式配置FPGA，將其所屬Flash連接在C6414的EMIFB異步BANK CE0，采用異步的讀寫信號(hào);為支持C6414從ROM引導(dǎo)的機(jī)制，DSP所屬Flash連接至C6414的EMIFB異步BANK CE1采用異步的讀寫信號(hào)。雙口存儲(chǔ)器主要用于存儲(chǔ)幀圖像數(shù)據(jù)，在圖像信息處理板的FPGA上配置了雙口存儲(chǔ)器。應(yīng)用中可通過(guò)FPGA設(shè)計(jì)配置同步或異步雙口存儲(chǔ)器與C6414實(shí)現(xiàn)數(shù)據(jù)交換，容量按圖像幀大小可配置為16 kbit×16 bit，也可配置16位或32位訪問(wèn)方式。圖像信息處理板上雙口存儲(chǔ)器連接在C6414的EMIFA同步BANK ACE0空間，可配置同步方式或異步方式。
3 控制信息處理模塊的硬件設(shè)計(jì)
控制信息處理板由處理器、時(shí)鐘及復(fù)位電路、存儲(chǔ)器、數(shù)字脈沖計(jì)數(shù)與邏輯控制電路、模數(shù)轉(zhuǎn)換A/D電路和指示燈電路組成。如圖3所示。
控制信息處理板信號(hào)處理器采用TMS320F2812，由30 MHz晶體提供輸入工作時(shí)鐘，16位總線寬度，可訪問(wèn)128 kW的片上程序存儲(chǔ)空間和64 kW的數(shù)據(jù)存儲(chǔ)空間，具有三級(jí)外部中斷。時(shí)鐘電路采用外部晶振為F2812提供30 MHz的時(shí)鐘輸入，由內(nèi)部PLL電路配置F2812工作時(shí)鐘為120 MHz，外部總線工作時(shí)鐘為60 MHz。復(fù)位電路由本板的LDO電源轉(zhuǎn)換器輸出，復(fù)位輸入經(jīng)CPLD的邏輯控制均產(chǎn)生控制信息處理板DSP的復(fù)位?？刂菩畔⑻幚戆逯饕幸韵麓鎯?chǔ)器配置：F2812片內(nèi)存儲(chǔ)器包括：18 kW的SARAM、128 kB的Flash、4kB的Boot Rom。片外存儲(chǔ)空間包括：512kB的SRAM、1 kB的飛控計(jì)算機(jī)雙口存儲(chǔ)空間、3路數(shù)字脈沖計(jì)數(shù)電路的數(shù)據(jù)寄存器及板上2片A/D轉(zhuǎn)換器的數(shù)據(jù)端口地址等。
可編程邏輯CPLD電路完成控制信息處理板的3路數(shù)字脈沖計(jì)數(shù)、復(fù)位電路和譯碼邏輯等，譯碼邏輯由F2812的外部存儲(chǔ)器片選信號(hào)和高位地址線一并通過(guò)邏輯譯碼產(chǎn)生訪問(wèn)A/D芯片及與飛控模塊接口的片選信號(hào)。
CPLD實(shí)現(xiàn)對(duì)3路數(shù)字脈沖信號(hào)進(jìn)行計(jì)數(shù)測(cè)頻的原理是;將3路數(shù)字脈沖信號(hào)經(jīng)CPLD測(cè)頻電路對(duì)脈沖信號(hào)進(jìn)行計(jì)數(shù)處理后，通過(guò)軟件編程由F2812定時(shí)讀取。
2片A/D轉(zhuǎn)換器實(shí)現(xiàn)9路模擬量輸入的模數(shù)轉(zhuǎn)換，A/D電路見圖4。系統(tǒng)輸入9路差分交流模擬信號(hào)，這9路模擬信號(hào)需使用差分運(yùn)放調(diào)整至0～+5 V，同時(shí)輸入到A/D轉(zhuǎn)換器，采樣時(shí)鐘由CPLD控制。
4 軟件功能設(shè)計(jì)
圖像控制信息處理系統(tǒng)結(jié)構(gòu)復(fù)雜、接口繁多。因篇幅限制，僅對(duì)驗(yàn)證其是否滿足成像導(dǎo)引系統(tǒng)和目標(biāo)信號(hào)處理系統(tǒng)指標(biāo)要求的BIT測(cè)試方法作了簡(jiǎn)要介紹。A/D測(cè)試選用數(shù)字化FFT方法進(jìn)行，F(xiàn)lash和RAM類的測(cè)試用讀寫比較片內(nèi)空間數(shù)據(jù)完成判斷，接口類測(cè)試通過(guò)硬件接口從外部輸入模擬信號(hào)后運(yùn)行軟件對(duì)運(yùn)算結(jié)果進(jìn)行閾值判斷實(shí)現(xiàn)，圖像數(shù)據(jù)傳輸率測(cè)試通過(guò)EMIF總線與FPCA內(nèi)部的同步雙口RAM配置為主從式測(cè)試回路方法而實(shí)現(xiàn)。而BIT測(cè)試結(jié)果則通過(guò)RS422接口轉(zhuǎn)RS232接口，連接PC機(jī)顯示。測(cè)試結(jié)果顯示直觀，局部電路出現(xiàn)故障易于定位。
5 結(jié)束語(yǔ)
文中針對(duì)彈載計(jì)算機(jī)紅外圖像信息處理的需求，以DSP(TMS320C6414)處理器+FPGA(XC2V2000-FG676)為核心開發(fā)了數(shù)據(jù)處理系統(tǒng)，進(jìn)行了軟硬件設(shè)計(jì)。經(jīng)測(cè)試結(jié)果表明，該系統(tǒng)具有較強(qiáng)的處理能力，調(diào)試方便，在發(fā)生硬件故障時(shí)易于定位。
