Altera公司今天宣布推出Quartus II軟件13.0版，這一軟件實(shí)現(xiàn)了性能最好的FPGA和SoC，提高了設(shè)計(jì)人員的效能。28 nm FPGA和SoC用戶的編譯時(shí)間將平均縮短25%。與以前的軟件版本相比，該版本可以將面向高端28 nm Stratix V FPGA的，最難收斂的設(shè)計(jì)編譯時(shí)間平均縮短50%。Quartus II軟件v13.0支持面向Stratix V FPGA的設(shè)計(jì)，實(shí)現(xiàn)業(yè)界所有FPGA中最快的Fmax，比最相近競(jìng)爭(zhēng)產(chǎn)品有兩個(gè)速率等級(jí)優(yōu)勢(shì)。
這一版本還增強(qiáng)了包括基于C的開(kāi)發(fā)套件、基于系統(tǒng)/IP以及基于模型的高級(jí)設(shè)計(jì)流程：
OpenCL的SDK為沒(méi)有FPGA設(shè)計(jì)經(jīng)驗(yàn)的軟件編程人員打開(kāi)了強(qiáng)大的并行FPGA加速設(shè)計(jì)新世界。從代碼到硬件實(shí)現(xiàn)，OpenCL并行編程模型提供了最快的方法。與其他硬件體系結(jié)構(gòu)相比， FPGA的軟件編程人員以極低的功耗實(shí)現(xiàn)了很高的性能。請(qǐng)參考今天的新聞發(fā)布，了解面向OpenCL的SDK的詳細(xì)信息，以及關(guān)于Altera最近發(fā)布的面向OpenCL的電路板合作伙伴計(jì)劃的詳細(xì)信息。
Qsys系統(tǒng)集成工具提供對(duì)基于ARM的Cyclone V SoC的擴(kuò)展支持?，F(xiàn)在，Qsys可以在FPGA架構(gòu)中生成業(yè)界標(biāo)準(zhǔn)AMBA AHB和APB總線接口。而且，這些接口符合ARM的TrustZone要求，支持客戶在安全的關(guān)鍵系統(tǒng)資源和其他非安全系統(tǒng)資源之間劃分整個(gè)基于SoC-FPGA的系統(tǒng)。
DSP Builder設(shè)計(jì)工具支持系統(tǒng)開(kāi)發(fā)人員在DSP設(shè)計(jì)中高效的實(shí)現(xiàn)高性能定點(diǎn)和浮點(diǎn)算法。新特性包括更多的math.h函數(shù)，提高了精度，增強(qiáng)了取整參數(shù)，為定點(diǎn)和浮點(diǎn)FFT提供可參數(shù)賦值的FFT模塊，還有更高效的折疊功能，提高了資源共享能力。
