如果高速PCB設(shè)計能夠像連接原理圖節(jié)點那樣簡單，以及像在計算機顯示器上所看到的那樣優(yōu)美的話，那將是一件多么美好的事情。然而，除非設(shè)計師初入PCB設(shè)計，或者是極度的幸運，實際的PCB設(shè)計通常不像他們所從事的電路設(shè)計那樣輕松。在設(shè)計最終能夠正常工作、有人對性能作出肯定之前，PCB設(shè)計師都面臨著許多新的挑戰(zhàn)。這正是目前高速PCB設(shè)計的現(xiàn)狀--設(shè)計規(guī)則和設(shè)計指南不斷發(fā)展，如果幸運的話，它們會形成一個成功的解決方案。
絕大多數(shù)PCB是精通PCB器件的工作原理和相互影響以及構(gòu)成電路板輸入和輸出的各種數(shù)據(jù)傳輸標(biāo)準(zhǔn)的原理圖設(shè)計師與可能知道一點甚至可能一點也不知道將小小的原理圖連線轉(zhuǎn)換成印刷電路銅線后將會發(fā)生什么的專業(yè)版圖設(shè)計師相互合作的成果。通常，對最終電路板的成敗負(fù)責(zé)的是原理圖設(shè)計師。但是，原理圖設(shè)計師對優(yōu)秀的版圖技術(shù)懂得越多，避免出現(xiàn)重大問題的機會就越多。
如果設(shè)計中含有高密度的FPGA，很可能會有許多挑戰(zhàn)擺放在精心設(shè)計的原理圖前面。包括數(shù)以百計的輸入和輸出口數(shù)量，超過500MHz(某些設(shè)計中可能更高) 的工作頻率，以及小至半毫米的焊球間距等，這些都將導(dǎo)致設(shè)計單元之間產(chǎn)生不應(yīng)有的相互影響。
并發(fā)開關(guān)噪聲
第一個挑戰(zhàn)很可能就是所謂的并發(fā)開關(guān)噪聲(SSN)或并發(fā)開關(guān)輸出(SSO)。大量的高頻數(shù)據(jù)流將在數(shù)據(jù)線上產(chǎn)生振鈴和串?dāng)_之類的問題，而電源和地平面上也會出現(xiàn)影響整個電路板性能的地線反彈和電源噪聲問題。
為了解決高速數(shù)據(jù)線上的振鈴和串?dāng)_，改用差分信號是很好的第一步。由于差分對上的一條線是吸收(Sink)端，另一條提供源電流，因此能從根本上消除感應(yīng)影響。利用差分對傳輸數(shù)據(jù)時，由于電流保持在局部，因此有助于減小返回路徑中的感應(yīng)電流產(chǎn)生的“反彈”噪聲。對于高達(dá)數(shù)百MHz甚至數(shù)GHz的射頻，信號理論表明，在阻抗匹配時可以傳送最大信號功率。而傳輸線匹配不好時，將會產(chǎn)生反射，只有一部分信號從發(fā)端傳輸?shù)浇邮赵O(shè)備，而其他部分將在發(fā)送端和接收端之間來回反彈。在PCB上差分信號實現(xiàn)的好壞將對阻抗匹配(以及其他方面)起很大的作用。
差分走線設(shè)計
差分走線設(shè)計建立在阻抗受控的PCB原理上。其模型有點像同軸電纜。在阻抗受控的PCB上，金屬平面層可以當(dāng)作屏蔽層，絕緣體是FR4層壓板，而導(dǎo)體則是信號走線對(見圖1)。FR4的平均介電常數(shù)在4.2到4.5之間。由于不知道制造誤差，有可能導(dǎo)致對銅線的過度蝕刻，最終造成阻抗誤差。計算PCB走線阻抗的最精確方法是利用場解析程序(通常是二維，有時候用三維)，它需要利用有限元對整個PCB批量直接解麥克斯韋方程。該軟件可以根據(jù)走線間距、線寬、線厚以及絕緣層的高度來分析EMI效應(yīng)。
圖1：同軸電纜和PCB的比較。
100Ω特征阻抗已經(jīng)成為差分連接線的行業(yè)標(biāo)準(zhǔn)值。100Ω的差分線可以用兩根等長的50Ω單端線制作。由于兩根走線彼此靠近，線間的場耦合將減小線的差模阻抗。為了保持100Ω的阻抗，走線的寬度必須減小一點。結(jié)果，100Ω差分線對中每根線的共模阻抗將比50歐略為高一點。
理論上走線的尺寸和所用的材料決定了阻抗，但過孔、連接器乃至器件焊盤都將在信號路徑中引入阻抗不連續(xù)性。不用這些東西通常是不可能的。有時候，為了更合理的布局和布線，就需要增加PCB的層數(shù)，或者增加像埋孔這類功能。埋孔只連接PCB的部分層，但是在解決傳輸線問題的同時，也增加了板子的制作成本。但有時候根本沒有選擇。隨著信號速度越來越快，空間越來越小，像對埋孔這類的額外需求開始增加，這些都應(yīng)成為PCB解決方案的成本要素。
圖2：差分線設(shè)計實例。
如圖2所示的橫截面是實際差分線版圖的最常見圖案。在采用帶狀線布線時，信號被FR-4材料夾在中間。而微帶線時，一條導(dǎo)體是裸露在空氣中的。因為空氣的介電常數(shù)最低(Er= 1)，故頂層最適合布設(shè)一些關(guān)鍵信號，如時鐘信號或者高頻的SERial-DESerial (SERDES)信號。 微帶線布線應(yīng)該耦合到下方的地平面，該地平面通過吸收部分電磁場線來減小電磁干擾(EMI)。在帶狀線中，所有的電磁場線耦合到上方和下方的參考平面，這大大降低了EMI。如果可能的話，應(yīng)該盡量不要用寬邊耦合帶狀線設(shè)計。這種結(jié)構(gòu)容易受到參考面中耦合的差分噪聲的影響。另外還需要PCB的均衡制造，這是很難控制的。總的來說，控制位于同一層上的線間距還是比較容易的。
去耦和旁路電容器
另一個確定PCB的實際性能是否符合預(yù)期的重要方面需要通過增加去耦和旁路電容進(jìn)行控制。增加去耦電容器有助于減小PCB的電源與地平面之間的電感，并有助于控制PCB上各處的信號和IC的阻抗。旁路電容有助于為FPGA提供一個干凈的電源(提供一個電荷庫)。傳統(tǒng)規(guī)則是在方便PCB布線的任何地方都應(yīng)布置去耦電容，并且FPGA電源引腳的數(shù)量決定了去耦電容的數(shù)量。但是，F(xiàn)PGA的超高開關(guān)速度徹底打破了這種陳規(guī)。
在典型的FPGA板設(shè)計中，最靠近電源的電容為負(fù)載的電流變化提供頻率補償。為了提供低頻濾波并防止電源電壓下降，要使用大的去耦電容。電壓下降是由于設(shè)計電路啟動時穩(wěn)壓器的響應(yīng)有所滯后。這種大電容通常是低頻響應(yīng)較好的電解電容，其頻率響應(yīng)范圍從直流到幾百kHz。
每個FPGA輸出變化都要求對信號線充電和放電，這需要能量。旁路電容的功能是在寬頻率范圍內(nèi)提供局部能量存儲。另外，還需要串聯(lián)電感很小的小電容來為高頻瞬變提供高速電流。而反應(yīng)慢的大電容在高頻電容器能量消耗掉以后繼續(xù)提供電流。
