Xilinx系列FPGA全局時鐘網(wǎng)絡(luò)結(jié)構(gòu)

2013-11-26 11:50 來源:電子信息網(wǎng) 作者:和靜

Xilinx 系列 FPGA 產(chǎn)品中,全局時鐘網(wǎng)絡(luò)是一種全局布線資源,它可以保證時鐘信號到達各個目標邏輯單元的時延基本相同。其時鐘分配樹結(jié)構(gòu)如圖1所示。

針對不同類型的器件,Xilinx公司提供的全局時鐘網(wǎng)絡(luò)在數(shù)量、性能等方面略有區(qū)別,下面以Virtex-4系列芯片為例,簡單介紹FPGA全局時鐘網(wǎng)絡(luò)結(jié)構(gòu)。


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Virtex- 4系列FPGA利用1.2V、90nm三柵極氧化層技術(shù)制造而成,與前一代器件相比,具備靈活的時鐘解決方案,多達80個獨立時鐘與20個數(shù)字時鐘管理器,差分全局時鐘控制技術(shù)將歪斜與抖動降至最低。以全銅工藝實現(xiàn)的全局時鐘網(wǎng)絡(luò),加上專用時鐘緩沖與驅(qū)動結(jié)構(gòu),從而可使全局時鐘到達芯片內(nèi)部所有的邏輯可配置單元,且I/O單元以及塊RAM的時延和抖動最小,可滿足高速同步電路對時鐘觸發(fā)沿的苛刻需求。

在FPGA設(shè)計中,F(xiàn)PGA全局時鐘路徑需要專用的時鐘緩沖和驅(qū)動,具有最小偏移和最大扇出能力,因此最好的時鐘方案是由專用的全局時鐘輸入引腳驅(qū)動的單個主時鐘,去鐘控設(shè)計項目中的每一個觸發(fā)器。只要可能就應(yīng)盡量在設(shè)計項目中采用全局時鐘,因為對于一個設(shè)計項目來說,全局時鐘是最簡單和最可預(yù)測的時鐘。

在軟件代碼中,可通過調(diào)用原語IBUFGP來使用全局時鐘。IBUFGP的基本用法是:

IBUFGP U1(.I(clk_in), .O(clk_out));

全局時鐘網(wǎng)絡(luò)對FPGA設(shè)計性能的影響很大,所以本書在第11章還會更深入、更全面地介紹全局時鐘網(wǎng)絡(luò)以及相關(guān)使用方法。

DCM模塊的使用

1.DCM模塊的組成和功能介紹

數(shù)字時鐘管理模塊(Digital Clock Manager,DCM)是基于Xilinx的其他系列器件所采用的數(shù)字延遲鎖相環(huán)(DLL,Delay Locked Loop)模塊。在時鐘的管理與控制方面,DCM與DLL相比,功能更強大,使用更靈活。DCM的功能包括消除時鐘的延時、頻率的合成、時鐘相位的調(diào)整等系統(tǒng)方面的需求。DCM的主要優(yōu)點在于:

(1)實現(xiàn)零時鐘偏移(Skew),消除時鐘分配延遲,并實現(xiàn)時鐘閉環(huán)控制;

(2)時鐘可以映射到PCB上用于同步外部芯片,這樣就減少了對外部芯片的要求,將芯片內(nèi)外的時鐘控制一體化,以利于系統(tǒng)設(shè)計。對于DCM模塊來說,其關(guān)鍵參數(shù)為輸入時鐘頻率范圍、輸出時鐘頻率范圍、輸入/輸出時鐘允許抖動范圍等。

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FPGA Xilinx 時鐘網(wǎng)絡(luò)

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